Carte FPGA Artix-7 Basys™3

Basys3 de Digilent est une carte FPGA d'entrée de gamme exclusivement destinée à la suite de conception Vivado avec une architecture FPGA Xilinx Artix 7. Basys3 est la dernière née de la populaire ligne de cartes de démarrage FPGA Basys. Basys3 inclut les fonctionnalités standard présentes sur toutes les cartes Basys : matériel complet prêt à l'emploi, collection étendue de périphériques E/S intégrés, tous les circuits de support FPGA et une version gratuite des outils de développement, le tout à un prix accessible aux étudiants.

Grâce à la Basys3, Digilent offre désormais aux étudiants une meilleure représentation de la conception au niveau professionnel en améliorant l'ensemble des fonctionnalités. Ces améliorations incluent :

Plus d'E/S :

Deux fois plus de commutateurs d'interface utilisateur, deux fois le nombre de sorties embarquées, ports externes améliorés (migration des Pmods 6 broches à une rangée aux Pmods 12 broches à deux rangées) et un pont USB-UART.

Défis de programmation modernes :

En raison de la migration de la gamme Spartan 3E à la classe Artix-7 du dispositif, la Basys3 offre une augmentation significative des capacités matérielles. La nouvelle FPGA Artix offre 15 fois plus de cellules logiques (de 2 160 à 33 280) et la mise à niveau des multiplicateurs aux vraies tranches DSP. Elle ajoute également plus de 26 fois la quantité de mémoire RAM.

La première suite de conception de niveau SOC de l'industrie :

Le changement le plus important apporté à la Basys3 est la mise à niveau vers la suite de conception Xilinx Vivado. La suite de conception Vivado est la chaîne d'outils de conception la plus moderne utilisée par les ingénieurs dans le monde entier. Vivado offre une expérience utilisateur améliorée par rapport à ISE avec des capacités étendues, telles que l'intégration de blocs d'IP avec Vivado IP Integrator, Vivado High-Level Synthesis (uniquement disponible avec Vivado System Edition) afin de réduire les délais de développement jusqu'à 10 fois et l'intégration de conception DSP à base de modèle avec générateur de système pour DSP.

• 33 280 cellules logiques dans 5200 tranches (chaque tranche contient quatre LUT à 6 entrées et 8 bascules)
• 1800 Kbits de mémoire RAM fast-block
• Cinq pavés de gestion d'horloge, chacun avec une boucle à phase asservie (PLL)
• 90 tranches DSP
• Vitesses d'horloge interne supérieures à 450 MHz
• Convertisseur analogique-numérique sur puce (XADC)
• 16 commutateurs utilisateur
• 16 DEL utilisateur
• 5 boutons-poussoirs utilisateur
• Affichage à 7 segments, 4 chiffres
• 4 connecteurs Pmod
• 3 Pmod standard à 12 broches
• 1 Pmod standard/pour signaux XADC double usage
• Sortie VGA 12 bits
• Pont USB-UART
• Mémoire Flash série
• Port USB-JTAG Digilent pour la programmation FPGA et les communications
• Hôte USB HID pour les souris, les claviers et les clés USB